職責描述：
1. 參與各項目高速互連架構設計，制定并執行SI仿真策略，完成DDR、PCIE等高速信號總線的仿真與優化設計；
2. 編制Layout設計規范，主導高速接口PCB布局設計，輸出設計指導建議及評審意見，負責高速背板及核心平臺CRB主板的PCB設計工作；
3. 制定高速信號調試方案，具備無源參數測試能力（如TDR\VNA），實現仿真分析與實測驗證的有效協同；
4. 跟蹤主流競品及PC技術領域高速信號演進趨勢，熟悉PCB材料、連接器、線纜等技術路線圖，開展選型評估與測試，提供高速互連系統建議；
5. 協同EE工程師完成服務器板級Re-driver/Re-Timer/Clock芯片的選型及成本優化；
6. 與EE、結構團隊協作，推進服務器關鍵連接器與線纜的選型，進行SI方案分析及成本控制；
7. 配合Layout工程師優化板級信號布線、PCB疊層結構及材料應用方案；
8. 承擔PCB Layout的審查與確認工作。

任職要求：
1. 統招計算機硬件、電子工程等相關專業碩士及以上學歷；
2. 具備5年以上Intel或AMD（或ARM）平臺服務器主板及芯片級SI/PI仿真與驗證經驗；
3. 具有扎實的高速數字電路設計基礎，深入掌握DDR4、PCIe、SATA等高速接口物理層的信號完整性特性；
4. 精通VR系統下的DC壓降、電流密度仿真及電源去耦設計方法；
5. 熟練使用Cadence Sigrity Power DC工具；
6. 熟悉高速示波器、VNA、TDR等信號完整性測試儀器的操作與應用；
7. 具備良好的團隊溝通與協作意識；
8. 具備較強的學習能力、實踐能力及跨領域知識遷移能力。